硬件 揭秘3nm/2nm工艺的新一代晶体管结构( 二 )
为什么使用纳米片？
最前沿的工艺有几个障碍需要克服 。当鳍片宽度达到5nm（也就是3nm节点）时，FinFET也就接近其物理极限 。FinFET的接触间距（CPP）达到了约45nm的极限，金属节距为22nm 。CPP是从一个晶体管的栅极触点到相邻晶体管栅极触点间的距离 。
一旦FinFET达到极限，芯片制造商将迁移到3nm / 2nm甚至更高的纳米片FET 。当然，FinFET仍然适用于16nm / 14nm至3nm的芯片，平面晶体管仍然是22nm及以上的主流技术 。
全方位栅极不同于FinFET 。Lam的Draeger解释说：“全能门或GAA晶体管是一种经过改进的晶体管结构，其中栅极从各个侧面接触沟道并实现进一步微缩 。早期的GAA设备将使用垂直堆叠的纳米片 。它们由单独的水平板构成，四周均由门材料包围 。相对于FinFET，提供了改进的沟道控制 。”
在纳米片FET中，每个小片都构成一个沟道 。第一代纳米片FET的pFET和nFET器件都将是硅基沟道材料 。第二代纳米片很可能将使用高迁移率的材料用于pFET，而nFET将继续使用硅 。
纳米片FET由两片或更多片组成 。最近，Letti展示了具有7片的纳米FET 。Leti的高级集成工程师Sylvain Barraud在论文中说，7片的GAA与通常的2级堆叠纳米板GAA晶体管相比，具有3倍的性能改进 。
从表面上看，3nm FinFET和纳米片相比的微缩优势似乎很小 。最初，纳米片FET可能具有44nm CPP，栅极长度为12nm 。
但是，纳米片相比FinFET具有许多优势 。使用FinFET，器件的宽度是确定的 。但是，使用纳米片，IC供应商有能力改变晶体管中片的宽度 。例如，具有更宽的片的纳米片提供更高的驱动电流和性能 。窄的纳米片具有较小的驱动电流，占用的面积也较小 。
Imec CMOS技术高级副总裁Sri Samavedam说：“ GAA架构进一步改善了缩小栅极长度的短沟道控制，而堆叠的纳米片则提高了单位面积的驱动强度 。”
除了技术优势外，代工厂也在开发纳米片FET，这让客户选择面临困难 。
按照现在的情况，三星计划在2022/2023年间推出全球首个3nm的纳米片 。“风险试产有50%的概率在2022年第四季度 。大批量生产的时间有60%的概率在2023年Q2至Q3 。” IBS的琼斯说 。
使用新晶体管会带来一些成本和上市时间风险 。考虑到这一点，客户还有其他选择 。例如，台积电计划将FinFET扩展到3nm，然后再使用纳米片 。
琼斯说：“三星显然是3nm GAA的领先者，但台积电也在开发2024至2025年投产的的2nm GAA 。TSMC有出色的营销技巧，吸引了许多大型客户使用其3nm FinFET技术 。”
无论如何，开发5nm / 3nm及更先进制程芯片的成本是天文数字 。因此，客户正在寻找替代方案，例如先进封装 。
“随着芯片尺寸的缩小，越来越难以在新节点上使用更小的晶体管，重点已转移，比如先进封装可以获得更低的功耗，更高速度 。” CyberOptics总裁兼首席执行官Subodh Kulkarni 。
纳米片的制造
未来，领先的IC供应商将迁移到诸如纳米片之类的GAA架构，这将面临诸多挑战 。
“就像从平面到FinFET的过渡一样，从FinFET到GAA的过渡也将是艰难的 。” Lam Research计算产品副总裁David Fried说 。“转向FinFET时，最大的挑战是优化垂直侧壁上的器件，因此出现了许多表面处理和沉积挑战 。现在，使用GAA必须在结构底层优化设备 。表面处理和沉会变得更具挑战性 。”
蚀刻，一种去除晶体管结构中材料的工艺，如今也更具有挑战性 。Fried说：“使用平面结构时，通常很清楚何时需要各向同性（共形）的过程而不是各向异性（定向）的过程 。使用FinFET时变得有些棘手 。使用GAA时，这个问题变得非常棘手 。一些过程在某些地方需要各向同性，例如在纳米线/片材下方进行蚀刻以及各向异性，这个过程极具挑战 。”
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图2：堆叠纳米片FET的工艺流程 。资料来源：Leti
在工艺流程中，纳米片FET开始于在基板上形成超晶格结构 。外延工具在衬底上沉积交替的SiGe和硅层 。至少堆叠三层SiGe和三层硅组成 。
下一步是在超晶格结构中制造微小的垂直鳍片 。每个纳米片彼此分开，并且在它们之间留有空间 。在晶圆厂流程中，使用极紫外（EUV）光刻技术对鳍片进行构图，然后进行蚀刻工艺 。
Onto Innovation战略产品营销高级总监Scott Hoover表示：“ GAA晶体管的性能仅好于其最弱的沟道，因此需要单独的纳米片尺寸控制度量 。通过超晶格形成鳍需要对厚度，成分和硅片CD进行单独的层控制 。”
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