硬件揭秘3nm/2nm工艺的新一代晶体管结构揭秘3nm

一些晶圆代工厂仍在基于下一代全能栅极晶体管开发新工艺，包括更先进的高迁移率版本，但是将这些技术投入生产将是困难且昂贵的。英特尔、三星、台积电和其他公司正在为从今天的FinFET晶体管向3nm和2nm节点的新型全栅场效应晶体管（GAA FET）过渡奠定基础，这种过渡将从明年或2023年开始。
GAA FET将被用于3nm以下，拥有更好的性能，更低的功耗和更低的漏电压。虽然GAA FET晶体管被认为是FinFET的演进，并且已经进行了多年研发，但任何新型晶体管或材料对于芯片行业来说都是巨大的工程。芯片制造商一直在尽可能长地推迟这一行动，但是为了继续微缩晶体管，需要GAA FET 。
需要指出的是，虽然同为纳米片FET，但GAA架构有几种类型。基本上，纳米片FET的侧面是FinFET，栅极包裹着它，能够以较低的功率实现更高的性能。

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图1：平面晶体管与FinFET以及GAA FET，来源：Lam Research
“GAA技术对于晶体管的持续微缩至关重要。3nm GAA的关键特性是阈值电压可以为0.3V 。与3nm FinFET相比，这能够以更低的待机功耗实现更好的开关效果，” IBS首席执行官Handel Jones说。“ 3nm GAA的产品设计成本与3nm FinFET不会有显著差异。但GAA的IP认证将是3nm FinFET成本的1.5倍。”
转向任何新的晶体管技术都具有挑战性，纳米片FET的推出时间表因晶圆厂而异。例如，三星正在量产基于FinFET的7nm和5nm工艺，并计划在2022到2023年间推出3nm的纳米片。同时，台积电将把FinFET扩展到3nm，同时将在2024/2025年迁移到2nm的纳米片FET 。英特尔和其他公司也在研究纳米片。
【硬件|揭秘3nm/2nm工艺的新一代晶体管结构】纳米片FET包含多个组件，包括一个沟道，该沟道允许电子流过晶体管。首款纳米片FET采用传统的基于硅的沟道材料，但下一代版本将可能包含高迁移率沟道材料，使电子能够在沟道中更快地移动，提高器件的性能。
高迁移率沟道并不是新事物，已经在晶体管中使用了多年。但是这些材料给纳米片带来了集成方面的挑战，供应商正在采取不同的方法解决：

在IEDM（国际电子元件会议）上，英特尔发表了一篇有关应变硅锗（SiGe）沟道材料的纳米片pMOS器件的论文。英特尔使用所谓的“沟道优先”流程开发该器件。
IBM正在使用不同的后沟道工艺开发类似的SiGe纳米片。
其他沟道材料正在研发中。

芯片微缩的挑战
随着工艺的发展，有能力制造先进节点芯片的公司数量在不断减少。其中一个关键的原因是新节点的成本却越来越高，台积电最先进的300mm晶圆厂耗资200亿美元。
几十年来，IC行业一直遵循摩尔定律，也就是每18至24个月将晶体管密度翻倍，以便在芯片上增加更多功能。但是，随着新节点成本的增加，节奏已经放慢。最初是在20nm节点，当时平面晶体管的性能已经发挥到极致，需要用FinFET代替，随着GAA FET的引入，摩尔定律可能会进一步放慢速度。
FinFET极大地帮助了22nm和16/14nm节点改善漏电流。“与平面晶体管相比，鳍片通过栅极在三侧接触，可以更好地控制鳍片中形成的沟道，” Lam Research大学项目负责人Nerissa Draeger说。
在7nm以下，静态功耗再次成为严重的问题，功耗和性能优势也开始减少。过去，芯片制造商可以预期晶体管规格微缩为70%，在相同功率下性能提高40%，面积减少50% 。现在，性能的提升在15- 20%的范围，就需要更复杂的流程，新材料和不一样的制造设备。
为了降低成本，芯片制造商已经开始部署比过去更加异构的新架构，并且他们对于在最新的工艺节点上制造的芯片变得越来越挑剔。并非所有芯片都需要FinFET，模拟、RF和其它器件只需要更成熟的工艺，并且仍然有很旺盛的需求。
但数字逻辑芯片仍在继续演进，3nm及以下的晶体管结构仍在研发。最大的问题是，有多少公司将继续为不断缩小的晶体管研发提供资金，以及如何将这些先进节点芯片与更成熟的工艺集成到同一封装或系统中，以及最终效果如何。
UMC业务发展副总裁Walter Ng表示：“这实际上是晶圆经济。在尖端节点，晶圆成本是天文数字，因此，很少有客户和应用能够负担得起昂贵的成本。即使对于负担得起成本的客户，他们的某些晶圆尺寸已经超过掩模版最大尺寸，这显然会带来产量挑战。”
成熟节点和先进节点的需求都很大。D2S首席执行官Aki Fujimura表示：“芯片行业出现了分歧，超级计算需求（包括深度学习和其他应用）需要3nm，2nm等先进制程。与此同时，物联网和其他量大、低成本的应用将继续使用成熟工艺。”