台积电3nm工艺或于2年内准备就绪芯片性能有望翻番 _芯片

台积电会长刘德音(Dr.Mark.Liu)证实该公司下一代3nm芯片制造节点正在如期推进。作为世界着名的芯片代理厂商，台积电目前正在建设3nm的生产线，预计明年将转入试制。与5nm制程节点相比， 3nm可以提供几乎翻倍的逻辑密度，提高11%的性能，提高27%的性能。

3nm对比5nm制程的增益示例(图案via去WCCFTech)

台积电干部在以前的国际固态电路会议(ISSCC)演讲期间的表现证实了该公司对下一代的制造技术。

在满足当前和未来产品的增长需求的同时，即使汽车领域的产品需求提高，也不会对整体生产能力产生太大影响。

需要指出的是，所谓的3nm工艺。结果，在以释放创新未来为主题的27分钟演讲期间，干部没有直言这件事，只是以3nm开始进展。

为了提高逻辑密度，有必要协助优化相关技术，同时增加一定的成本。

【台积电3nm工艺或于2年内准备就绪芯片性能有望翻番】除了透露3nm技术的发展如期推进，相当顺利，刘德音还提供了对3nm技术的最新数据和技术发展的看法。

他指出，截目前为止，台积电已经发货了约18亿张基于7nm的工艺节点的芯片。截至2020年，该公司一直是行业领导者。

由于极紫外光刻(EUV)技术，台积电可实现更高的保真度、缩短周期、降低技术复杂性和缺陷率。

值得一提的是，台积电在5nm节点的十层口罩技术中使用了EUV的技术(具体包括线切、接触、金属线图案) ，用单层EUV代替了初期的多层深紫外线(DUV)技术。

随后刘德音强调设计工艺协同优化（滴滴C），及其方案在过去几年中对芯片制造的重要性。对于芯片制造商来说，这使得他们可以同时使用设计和制造技术来满足性能要求。此外， DTCO在测量节点的逻辑密度时，台积电超过了固有的缩放指标，如接触栅的间隔和最小的金属间隔。

结合有源区上的格栅接触、单扩散中断、鳍片减少等特性，还能为3nm工艺节点带来1.8倍于5nm的逻辑密度。

最后，刘德音公开了公司的未来计划。包括开发sub-3D屏幕材料和晶片级单晶六方氮化硼。

两者的特点是，在较低的制造温度下，可以转移到任意的基础上，为三维制造有源逻辑层和存储层开辟了新的道路。

此外，台积电对低维材料的研究包括一维碳纳米管。利用这个晶体通道的关键是开发格栅长度短的晶体管介电材料。

如上图所示，研究表明该技术已经实现。具有较高K格栅堆叠能力的新材料，非常适合制作格栅长度为10nm的晶体管。

当然，为了达到这么大的目标，台积电还需要与芯片行业的所有同行紧密合作，确保3nm技术发展到2倍。

考虑到该公司批量生产的5nm顺应了这一趋势，预计登场的3nm节点也会遵循这一时间的计划。

台积电3nm工艺或于2年内准备就绪芯片性能有望翻番